RigorAgent 开放式智能体平台
助力用户工程师的创新智能化，提供必要眼手脑框架：
以RigorFlow为基础平台，提供各种成熟的便利工具 : 数据提取；脚本修改，工具允许； 通知发布； 大模型选择。
类Hermes机制：运行在RigorFlow平台上，解决安全隐患。
智能体举例：依据PPA，形成计算资源优化 ; PM根据版本提交，给相应工程师发布消息; 按车规要求重写RTL。
开放Skills：Rigor智能体群助力工程师，与大家一起创新。
RTL coding智能体，后端调优智能体，流程优化智能体等。
积极探索与Rigor系列EDA工具结合的智能体，SDC智能体、ECO智能体、DRC智能体。
芯片设计效率
管理工具
JetFlow
JetFlow 适合于所有从事数字芯片设计的团队，它将产品物理实现流程与有效提升设计效率的特性相结合，在进行芯片开发时很大程度地降低了设计过程中的设计风险。同时也降低了设计工程师操作难度，JetFlow为设计团队提供易于操作、多人协同可视化的流程管理界面，简单快捷的实现IC设计流程中各个环节的任务创建、执行、状态监控和关键日志信息智能提取器等功能，进一步弥补了工程师的经验不足、提升设计效率，使工程师能够更加专注于实现IC设计性能指标方面的工作。
RigorDB 芯片管理数据库
数据来源：
流程日志数据：状态（PPA）数据，运行时间数据，用户使用数据等。
设计核心数据：库数据、网表数据、层次数据、时序数据、约束数据、物理数据等。
自然语言数据图表：方便管理层调用理解；呈现HTML网页格式。
开放模式： 方便工程师Skills调用；可自定义提取，无需CAD/工程师写脚本。
DataBase：跨历史项目数据，可达TB级容量，权限管理。
可根据文档与实时数据，迅速拓展知识面，加以深度思考的专家级大脑。大模型固有的幻觉会严重影响设计效率和成本，独创的层次化递归机制和精确引用，是可靠性的保障；安全内网部署，按不同团队形成不同知识专家，知识库可随时更新，支持内网截图询问方式；已在标杆客户部署应用，覆盖上万文档，实践指导芯片设计工程师，专长解决难题和细节问题。