静态时序分析
RigorTime
RigorTime是一项全方位时序分析产品，旨在解决最先进的时序要求，包括信号完整性（SI）分析、基于路径的分析（PBA）、片上变化（LVF、OCV）、多模和多角分析（MMMC）、层次化分析等。
RigorTime不仅仅是一个分析工具，它还与TAI系统深度集成。通过灵活的脚本语言，将时序签核与设计流程紧密结合，加快整个设计流程的时间收敛速度，大大提高设计收敛效率。
芯片设计效率
管理工具
JetFlow
JetFlow 适合于所有从事数字芯片设计的团队，它将产品物理实现流程与有效提升设计效率的特性相结合，在进行芯片开发时很大程度地降低了设计过程中的设计风险。同时也降低了设计工程师操作难度，JetFlow为设计团队提供易于操作、多人协同可视化的流程管理界面，简单快捷的实现IC设计流程中各个环节的任务创建、执行、状态监控和关键日志信息智能提取器等功能，进一步弥补了工程师的经验不足、提升设计效率，使工程师能够更加专注于实现IC设计性能指标方面的工作。
RigorCons时序约束签核管理软件
RigorCons时序约束管理软件是一款用来约束并管理贯穿于数字芯片后端设计多个阶段SDC的自动化工具，该工具运用日观多年实践经验的约束条件来自动并行检查验证多个SDC，尽早发现每个SDC中的缺失和错误，大幅减少人工审查SDC的时间，缩短迭代周期，避免流片造成的巨大损失，让设计师们有更多的精力解决更棘手的问题。该工具包含五个核心引擎：基于规则（Rule-based)引擎，形式化（Formal-based)引擎，等价性（Equivalence)引擎，层次化（Hierarchical)引擎，时序预算（Timing Budgeting)引擎。 该工具处理过4GB以上的SDC文件，已经在大型客户得到验证。
物理验证工具
JetDRC
JetDRC是一个全面的物理设计规则检查软件，支持互连线、单元、器件的设计规则检查，更适宜于处理超大规模的版图。JetDRC有友好的图形界面工具，便于设计者快速修复发现的设计违例之处，专注在支持国内成熟工艺和先进工艺节点。